new5 free

کاهش جریان نشتی در گیت قابل برنامه ریزی میدانی

59.000تومان

توضیحات

دانلود و مشاهده چند صفحه اول :

 

 

 

 

 

دانلود متن كامل در

download-thesis.com

 

 

 

دانشگاه آزاد اسلامی

واحد علوم و تحقیقات

دانشکده فنی و مهندسی، گروه برق

 

پایان نامه برای دریافت درجه کارشناسی ارشد در رشته برق (M.Sc)

گرایش: الکترونیک

 

عنوان:

کاهش جریان نشتی در گیت قابل برنامه ریزی میدانی

 

استاد راهنما:

دکتر مهران ابدالی

 

استاد مشاور:

دکتر آرش عزیزی مزرعه

 

نگارش:

……………

 

 

پاییز 92

دانلود متن كامل در

download-thesis.com

فهرست مطالب

عنوان                                                                                                شماره صفحه

چکیده 1

فصل اول: کلیات تحقیق

1-1- مقدمه. 3

1-2- بیان مساله. 6

1-3- اهمیت و ضرورت تحقیق. 7

1-4- اهداف تحقیق. 8

فصل دوم: مروری بر ادبیات و پیشینه تحقیق

2-1- معرفی گیت قابل برنامه ریزی میدانی FPGA.. 10

2-2- معرفی حافظه ها شامل SRAM  و DRAM… 11

2-3- ساختار داخلی سلول حافظه. 13

2-3-1 سلول حافظه 6 ترانزیستوری پایه. 13

2-3-2 نوشتن داده در سلول. 14

2-3-3 نگهداری داده در سلول. 16

2-3-4 خواندن داده از سلول. 17

2-4- معرفی حاشیه نویز ایستای خواندن و جریان سلول. 18

2-5- سلول بهبود یافته. 20

2-5-1 نوشتن در سلول جدید. 21

2-5-2 نگهداری داده در سلول جدید. 24

2-5-3 خواندن داده از سلول جدید. 26

2-6- بررسی سلول جدید ارائه شده از دیدگاه تاخیر در خواندن و نوشتن.. 26

2-6-1 تأخیر نوشتن در سلول. 26

2-6-2 تاخیر خواندن داده از سلول. 30

2-7- بررسی جریان نشتی در سلول حافظه. 33

2-8- بررسی برخی سلول های ارائه شده 35

2-8-1 سلول با نشتی پایین و آگاه به صفر. 39

2-8-2 سلول SRAM سخت شده نسبت به صفر. 39

2-9- بررسی سلول بهبودیافته. 43

2-10- بررسی چالش جریان نشتی.. 55

فصل سوم: روش اجرای تحقیق

3-1- شبیه سازی سلول 6 ترانزیستوری پایه. 65

3-2- شبیه سازی سلول پایه در لحظه 2.5 میکروثانیه. 71

3-3- شبیه سازی سلول بهبود یافته. 73

3-4- شبیه سازی سلول بهبود یافته در زمان 2.5 میکروثانیه. 78

3-5- شبیه سازی سلول نهایی.. 80

3-6- شبیه سازی سلول نهایی در لحظه 2.5 میکروثانیه. 82

فصل چهارم: تجزیه و تحلیل داده ها

4-1- مقایسه و بررسی داده ها و نتایج حاصل از شبیه سازی.. 87

فصل پنجم: نتیجه گیری و پیشنهادات

5-1- نتیجه گیری.. 91

5-2- پیشنهادات.. 92

منابع و ماخذ. 93

فهرست منابع فارسی.. 93

فهرست منابع انگلیسی.. 94

چکیده انگلیسی.. 96

 

 

 

فهرست جداول

عنوان                                                                                                شماره صفحه

جدول 3-1: ترانزیستورها سلول 6 ترانزیستوری پایه شامل نوع و ابعاد آن ها 65

جدول 3-2: مشخصات پالس اعمال شده به ورودی های Bite-line و Word-line. 66

جدول 3-3: ولتاژ گره های مدار در لحظه شروع به کار مدار. 66

جدول 3-4: ظرفیت خازنی گره های اصلی مدار سلول پایه. 67

جدول 3-5: مشخصات توان مصرفی ولتاژ و جریان منابع تغذیه مدار. 67

جدول 3-6: نواحی کار ترانزیستورها درلحظه شروع به کار مدار. 68

جدول 3-7: ظرفیت خازنی ترانزیستورها 68

جدول 3-8: نقاط کار ترانزیستورها 68

جدول 3-9: ولتاژ گره های  مدار در لحظه 2.5  میکروثانیه. 71

جدول 3-10: ظرفیت خازنی گره های اصلی مدار سلول پایه  در زمان 2.5 میکروثانیه. 71

جدول 3-11: توان مصرفی ولتاژ و جریان منابع تغذیه مدار در زمان 2.5 میکروثانیه. 71

جدول 3-12: نواحی کار ترانزیستورها درلحظه 2.5 میکروثانیه. 72

جدول 3-13: نقاط کار ترانزیستورها در زمان 2.5 میکروثانیه. 72

جدول 3-14: مشخصات پالس های اعمال شده به ورودی های مدار. 73

جدول 3-15: ولتاژ گره های مدار در لحظه شروع به کار. 74

جدول 3-16: ظرفیت خازنی گره های اصلی مدار سلول بهبود یافته در لحظه شروع به کار. 74

جدول 3-17: توان مصرفی ولتاژ و جریان منابع تغذیه مدار در لحظه شروع کار مدار. 74

جدول 3-18: نقاط کار ترانزیستورها در لحظه شروع به کار. 74

جدول3-19: نواحی کار ترانزیستورها درلحظه شروع به کار مدار. 74

جدول 3-20: ولتاژ گره های مدار در لحظه 2.5 میکروثانیه. 78

جدول 3-21: ظرفیت خازنی گره های اصلی مدار سلول بهبود یافته در لحظه 2.5 میکروثانیه. 78

جدول 3-22: توان مصرفی ولتاژ و جریان منابع تغذیه مدار در لحظه 2.5 میکروثانیه. 78

جدول 3-23: نواحی کار ترانزیستورها درلحظه 2.5 میکروثانیه. 78

جدول 3-24: نقاط کار ترانزیستورها در لحظه 2.5 میکروثانیه. 79

جدول 3-25: ولتاژ گره های مدار در لحظه شروع به کار مدار. 80

جدول 3-26: ظرفیت خازنی گره های اصلی مدار سلول بهبود یافته در لحظه شروع به کار مدار. 81

جدول 3-27: توان مصرفی ولتاژ و جریان منابع تغذیه مدار در لحظه شروع به کار مدار. 81

جدول 3-28: نواحی کار ترانزیستورها درلحظه شروع به کار مدار. 81

جدول 3-29: نقاط کار ترانزیستورها در لحظه شروع به کار مدار. 81

جدول 3-30: ولتاژ گره های مدار در لحظه 2.5 میکروثانیه. 82

جدول 3-31: ظرفیت خازنی گره های اصلی مدار سلول بهبود یافته در لحظه 2.5 میکروثانیه. 82

جدول 3-32: توان مصرفی ولتاژ و جریان منابع تغذیه مدار در لحظه 2.5 میکروثانیه. 82

جدول 3-33: نواحی کار ترانزیستورها درلحظه  2.5 میکروثانیه. 83

جدول 3-34: نقاط کار ترانزیستورها در لحظه 2.5  میکروثانیه. 83

جدول 3-35: مقایسه جریان نشتی ترانزیستور شماره 2 در سلول بهبود یافته و سلول نهایی در زمان نگهداری داده 2.5 میکروثانیه. 87

جدول 3-36: مقایسه توان مصرفی تغذیه درسلول بهبود یافته و نهایی در زمان نگهداری داده در سلول 2.5 میکروثانیه  87

 

 

 

دانلود متن كامل در

download-thesis.com

 

فهرست شکل ها

شکل 1-1: سوئیچ های مسیریابی.. 3

شکل 1-2: جداول صحت.. 4

شکل 1-3: مالتی پلکسر چهار ورودی.. 4

شکل 1-4: سلول های حافظه مشخص کننده ورودی ها 5

شکل 1-5: سلول عملیات خواندن نوشتن و ذخیره سازی داده های دودویی جهت برنامه ریزی تراشه گیت قابل برنامه ریزی میدانی.. 6

شکل 2-1: نمونه ای از حافظه ها و ابعاد آن ها 11

شکل 2-2: بلوک دیاگرام یک FPGA. 12

شکل 2-3: معکوس کننده 14

شکل 2-4: قسمت ها و اجزای تشکیل دهنده سلول 6 ترانزیستوری پایه. 15

شکل 2-5: مسیر ورود داده به سلول و فیدبک مثبت نگهداری داده در سلول. 16

شکل 2-6: مسیر جریان سلول 6 ترانزیستوری پایه. 18

شکل 2-7: مقایسه حاشیه نویز ایستای خواندن در سلول مطلوب و نا مطلوب.. 19

شکل 2-8: شماتیک مداری سلول بهبود یافته. 21

شکل 2-9: مراحل خواندن و بارگذاری داده 1 از ورودی و ذخیره در سلول. 22

شکل 2-10: مراحل خواندن و بارگذاری داده 0 از ورودی و ذخیره در سلول. 23

شکل 2-11 مسیر حلقه فیدبک مثبتی که داده 1 را در سلول نگهداری می کند. 23

شکل 2-12: شکل موج سیکل نوشتن داده در سلول. 24

شکل 2-13: جریان های نشتی سلول جدید در حالت نگهداری داده صفر در سلول. 25

شکل 2-14: خازن های پارازیتی ترانزیستور ها در گره ST. 27

شکل 2-15: خازن CST که مجموع خازن های متصل به گرهST  می باشد. 30

شکل2-16: مدار معادل سلول در زمان خواندن داده 1. 31

شکل 2-17: مقایسه متوسط جریان نشتی در سلول پایه و سلول جدید. 34

شکل 2-18: مقایسه متوسط جریان نشتی با کاهش ولتاژVDD و بدون کاهش ولتاژ VDD در سلول جدید  34

شکل 2-19: مشخص کردن مسیر جریان نشتی در سلول در حالتی که داده 1 در سلول جدید ذخیره شده 35

شکل 2-20: مقایسه ابعاد در طراحیlayout  سلول حافظه 6 ترانزیستوری پایه و سلول ارائه شده جدید  36

شکل2-21: طرح layout مربوط به سلول حافظه آگاه به صفر با جریان نشتی کم. 39

شکل 2-22: طراحی layout مربوط به سلول سخت شده نسبت به صفر پایه. 41

شکل 2-23: طراحی layout مربوط به سلول سخت شده بهبود یافته. 41

شکل 2-24 طراحی مربوط به layout سلول سخت شده سلول سخت شده به طور کامل نسخه کامل شده 42

شکل 2-25: طراحی مربوط به layout سلول سخت شده به طور کامل. 43

شکل 2-26: شماتیک مداری سلول جدید. 44

شکل 2-27: ذخیره ماندن داده 1 منطقی در سلول. 46

شکل 2-28: ذخیره ماندن داده 0 منطقی درسلول. 47

شکل2-29: مسیر حلقه های فیدبک نگهدارنده داده 0 و 1 در سلول. 48

شکل 2-30: حالت اولیه سلول که داده صفر در سلول ذخیره شده و آماده تغییر داده به صفر از طریق مسیر های مشخص شده 51

شکل2-31: تغییر حالت داده صفر منطقی در سلول به یک و تغییر وضعیت ترانزیستورها 51

شکل2-32: حالت اولیه سلول که داده یک در آن ذخیره شده و آماده تغییر داده به صفر از طریق مسیر های مشخص شده 53

شکل 2-33: تغییر حالت داده یک منطقی در سلول به صفر و تغییر وضعیت ترانزیستورها 54

شکل2-34: رابطه جریان نشتی و پشته کردن ترانزیستورها به شکل سری.. 56

شکل 2-35: پشته کردن ترانزیستورها در سلول جدید. 57

شکل 2-36: نحوه قرارگیری سلول حافظه جدید در معماری سوییچ مسیریابی.. 58

شکل 2-37: نحوه قرارگیری سلول حافظه جدید در معماری جدول جستجو ، برگرفته از مرجع. 59

شکل 3-1: روند انجام شبیه سازی و بدست آوردن خروجی و بررسی شرایط برای مقایسه. 64

شکل 3-2: شماتیک مداری سلول 6 ترانزیستوری پایه. 65

شکل 3-3: خروجی گره Bite-line  که به عنوان ورودی به مدار اعمال شده 69

شکل 3-4: خروجی گره Word-line  که به عنوان ورودی به ترانزیستورهای فعال کننده اعمال     می گردد  69

شکل 3-5: ولتاژ گره ST در طول پالس های اعمال شده به مدار از طریق ورودی.. 70

شکل 3-6: ولتاژ گره STB در طول پالس های اعمال شده به مدار از طریق ورودی.. 70

شکل 3-7: شماتیک مداری سلول بهبود یافته ارائه شده 73

شکل3-8: خروجی گره Bite-line  که به عنوان ورودی به مدار اعمال شده 76

شکل 3-9: خروجی گره Word-line  که به عنوان ورودی به ترانزیستورهای فعال کننده اعمال      می گردد  76

شکل 3-10: ولتاژ گره ST در طول پالس های اعمال شده به مدار از طریق ورودی در سلول جدید. 77

شکل 3-11: ولتاژ گره STB در طول پالس های اعمال شده به مدار از طریق ورودی در سلول جدید. 77

شکل 3-12: شماتیک مداری سلول نهایی و نحوه قرار گرفتن ترانزیستورهای پشته شده به شکل سری   80

شکل3-13: خروجی گره Bite-line  که به عنوان ورودی به مدار اعمال شده 84

شکل 3-14: خروجی گره Word-line  که به عنوان ورودی به ترانزیستورهای فعال کننده اعمال می گردد  84

شکل 3-15: ولتاژ گره ST در طول پالس های اعمال شده به مدار از طریق ورودی در سلول جدید. 85

شکل 3-16: ولتاژ گره STB در طول پالس های اعمال شده به مدار از طریق ورودی در سلول جدید. 85

شکل 3-17: مسیر جریان نشتی در هنگام ذخیره سازی داده در زمان 2.5 میکروثانیه درسلول بهبود یافته و سلول نهایی.. 89

فهرست نمودارها

عنوان                                                                                                شماره صفحه

نمودار 5-1: مقایسه توان مصرفی تغذیه سلول نهایی و بهبودیافته درزمان نگهداری داده در سلول 2.5 میکروثانیه  88

نمودار 5-2 مقایسه جریان نشتی ترانزیستور شماره 2 در سلول بهبود یافته و سلول نهایی در زمان نگهداری داده در سلول 2.5 میکروثانیه. 88

 

 

دانلود متن كامل در

download-thesis.com

 

 

 

 

 

 

چکیده

در تحقیق که پیشرو داریم بر آنیم تا با توجه به نیاز روزافزون به بهره گیری و استفاده از مدارهای الکترونیکی دیجیتال و نیاز به بهینه سازی جهت بهبود عملکرد که شامل مصرف توان کمتر، سرعت بالاتر، اشغال فضای کمتر و عملکرد بهتر می باشد با ایجاد تغییراتی در یکی از قسمت های یک ابزار بسیارکاربردی و مفید در طراحی و پیاده سازی مدارهای دیجیتال یعنی گیت قابل برنامه ریزی میدانی سبب بهبود عملکرد این ابزار شویم. در این تحقیق باتوجه به این نکته که عمده مصرف توان این ابزار در سلول های حافظه صرف می گردد و توجه به این نکته که بخش عمده ساختمان اجزای تشکیل دهنده تراشه شامل بلوک های منطقی قابل پیکربندی که خود شامل سوییچ های مسیریابی و جداول جستجو می باشند که حجم زیادی از این قسمت ها را سلول های حافظه تشکیل می دهند و باتوجه به این نکته که بخش عمده اتلاف توان را جریان نشتی ترانزیستورهای سلول حافظه در زمان بیکاری ایجاد میکنند با کاهش این جریان نشتی سبب کاهش توان مصرفی ایستا در سلول حافظه و در نهایت کل تراشه گیت قابل برنامه ریزی میدانی شویم و با کاهش مصرف توان دراین ابزار سبب بهبود عملکرد آن شویم.

 

کلمات کلیدی: آرایه گیت قابل برنامه ریزی میدانی، بلوک منطقی قابل پیکربندی، سوییچ مسیریابی، جدول جستجو، سلول حافظه، جریان نشتی

 

 

دانلود متن كامل در

download-thesis.com

فصل اول:

کلیات تحقیق

دانلود متن كامل در

download-thesis.com

 

1-1- مقدمه

کاهش ابعاد مدارات دیجیتال و ترانزیستورها یکی از چالش های امروزه در طراحی و ساخت مدارات مجتمع می باشد که با توجه به نیاز روزافزون به استفاده از مدراهای مجتمع این چالش، کاهش ابعاد همراه با عوامل ناخواسته از قبیل افزایش جریان نشتی در ساختمان و معماری این مدارها می باشد. با توجه به این نکته که یکی از ابزارهای مورد استفاده در ساخت و طراحی سیستم­های دیجیتال گیت قابل برنامه ریزی میدانی می باشد که این ابزار در ساخت و طراحی بسیاری از سیستم ها کاربرد دارد                          (Lamoureux  and Luk 2008, 338-345). این ابزار دارای اجزای مختلفی می باشد که قابلیت پیکر بندی و برنامه­ریزی را دارا می باشد (Lamoureux  and Luk 2008, 338-345; Naji 2004, 1055-1081).

یکی از توانمندی­های گیت قابل برنامه این است که می توان هر مدار دیجیتالی را توسط این ابزار پیاده سازی کرد. گیت قابل برنامه ریزی میدانی از بلوک های های منطقی قابل پیکربندی “1” تشکیل شده است (Lamoureux  and Luk 2008, 338-345). علاوه بر مورد ذکر شده در قسمت قبل اجزای دیگری نیز درگیت قابل برنامه ریزی میدانی از قبیل واحدهای محاسباتی و رابط های ورودی وخروجی که به شکل بلوک های مجزایی هستند و سوییچ های مسیریابی شکل 1-1 ،”2″ می باشند که کار این ابزار برقراری ارتباط بین بلوک های منطقی می باشد.

شکل 1-1: سوئیچ های مسیریابی

 

 

دانلود متن كامل در

download-thesis.com

 

ساختار بلوک های منطقی قابل پیکربندی شکل 1-2 شامل جداول صحت”3″ می باشد که در انواع تجاری این ابزار جداول صحت شکل 1-3 معمولا دارای 4 ورودی بوده این جداول صحت قابلیت برنامه ریزی انواع توابع دیجیتال ترکیبی 4 ورودی را دارا می باشند (Ebrahimi et al 2011, 12–20).

شکل 1-2: جداول صحت

 

یکی از قسمت های اصلی در جداول صحت سلول های حافظه “4”می باشند که جداول درستی توابع دیجیال را نگهداری می کنند بر اساس محتویات سلول های حافظه و انتخاب سلول های مورد نظر که به ورودی یک مالتی پلکسر اعمال می گردند یک بردار به ورودی تابع دیجیتال اعمال می گردد که این بردار شامل مقادیر جدول صحت می باشد.

شکل 1-3: مالتی پلکسر چهار ورودی

 

بخش دیگری که از سلول­های حافظه در معماری بلوک های منطقی قابل پیکربندی استفاده می کند   سوییچ­های مسیریابی که ارتباط بین بلوک ها را میسر می سازند.

شکل 1-4: سلول های حافظه مشخص کننده ورودی ها

 

در شکل بالا سلول­های حافظه مشخص کننده ورودی های انتخاب شده­ای هستند که مسیر ورودی و خروجی و ارتباط بین بلوک های مورد نظر را مشخص می کنند. یکی از خواص ابزار گیت قابل برنامه ریزی میدانی وجود قطعات و حافظه ها به صورت جاسازی شده می باشد که این امکان را به می دهد که پیاده­سازی ذخیره داده وهر گونه پردازشی را داشته باشیم .با توجه به نوع حافظه­های استفاده شده در گیت قابل برنامه ریزی میدانی قابلیت باز پیکربندی سلول­های حافظه و اعمال توابع جدید وجود دارد (Ebrahimi et al 2011, 12–20). با توجه به ساختارذکر شده برای گیت قابل برنامه ریزی میدانی اهمیت سلول های حافظه در این ابزار به شکل چشم گیری مشخص است. توان مصرف شده در گیت قابل برنامه ریزی میدانی یکی از عوامل تاثیر گذار در این ابزار است که ناشی از جریان نشتی در ترانزیستور های پیکربندی می باشد که تعداد ترانزیستورها تشکیل دهنده عامل این مهم می باشد. در نتیجه عامل اصلی و مهم در مصرف توان گیت قابل برنامه ریزی میدانی جریان نشتی ترانزیستور ها می باشد (عزیزی مزرعه و همکاران 1387، 12). با توجه به این نکته که سلول های حافظه بخش زیادی از ساختار گیت قابل برنامه ریزی میدانی را شامل می شوند کاهش جریان نشتی در این بخش تاثییر زیادی در کاهش توان مصرفی کلی را دارد(عزیزی مزرعه و همکاران 1387، 13). در حالت کلی سلول های حافظه دارای یک ساختار پایه  می­باشند که این ساختار دارای 6 ترانزیستور در حالت پایه می باشد شکل 1-5 که در این سلول عملیات خواندن نوشتن و ذخیره سازی داده های دودویی جهت برنامه ریزی تراشه گیت قابل برنامه ریزی میدانی انجام می­گیرد. این سلول درحالت پایه دارای 6 ترانزیستور می باشد که شامل دو معکوس کننده با 4 ترانزیستور که وظیفه نگهداری داده را دارا می باشندو دو ترانزیستور دستیابی که وظیفه انتقال داده از خطوط داده به داخل سلول در هنگام خواندن­یا نوشتن­داده را دارا می­باشند(Azizi Mazreah et al 2012, 10).

 

شکل 1-5: سلول عملیات خواندن نوشتن و ذخیره سازی داده های دودویی جهت برنامه ریزی تراشه گیت قابل برنامه ریزی میدانی

 

معماری های مختلفی برای سلول های حافظه در تراشه های گیت قابل برنامه ریزی میدانی ارائه شده که باتوجه به عوامل مختلف این معماری ها ایجاد شده اند برخی برای کاهش جریان نشتی برخی برای کاهش نرخ خطای نرم برخی برای افزایش سرعت خواندن ونوشتن در سلول ارائه شده اند، به عنوان مثال دو سلول برای بهبود سرعت خواندن و نوشتن سلول ارائه شده اند که هر یک از 7 و 8 ترانزیستور استفاده  می­کنند (Asadi 2005, 149–160).

اما این سلول­های دارای سربار مساحتی زیادی در حدود 30 % برای سلول 8 ترانزیستوری و 13 % برای سلول 7 ترانزیستوری می باشند (Anderson et al 2006, 423-437) هدف این پایان نامه تمرکز برروی کاهش توان مصرفی کلی تراشه از طریق کم کردن جریان نشتی در سلول­های حافظه می­باشد.

 

1-2- بیان مساله

یکی از نکات مهم در ارتباط با تراشه­های گیت قابل برنامه ریزی میدانی مصرف توان درحالت بیکاری   می­باشد با توجه به این نکته که مصرف توان کمتر در بسیاری از طراحی­ها از قبیل ادوات قابل حمل که از باتری­های قابل شارژ استفاده می کنند مصرف توان کمتر سبب طول عمر بیشتر باتری شده و این یک پدیده مطلوب برای این ابزارها می باشد کم شدن مصرف توان یک چالش اساسی و مهم بوده که با توجه به معماری خاص گیت قابل برنامه ریزی میدانی سلول حافظه عمده ترین مصرف کننده توان در این ابزار   می­باشد. هر گیت قابل برنامه­ریزی میدانی دارای بلوک های منطقی قابل پیکر بندی و شبکه­ای از سوییچ­های مسیریابی می باشد و هر بلوک منطقی قابل پیکر بندی دارای دسته ازجداول صحت می باشد و هر جدول صحت دارای دسته­ای از سلول­های حافظه و یک مالتی پلکسر می­باشد (Azizi Mazreah et al 2012, 10). بنابراین قسمت عمده­ای از ساختمان ومعماری گیت قابل برنامه ریزی میدانی را شامل می­گردد در نتیجه کاهش مصرف توان در این بخش تاثییر عمده­ای در کاهش مصرف توان کلی تراشه دارد. با توجه به این نکته  که در اکثر طراحی های انجام شده برای گیت قابل برنامه­ریزی میدانی مشاهدع شده که رشته بیتی که به سلول های حافظه اعمال می­گردد شامل 78% صفر در طراحی های مختلف می باشند. دلیل اصلی این رویداد نیز تعداد زیاد سلول­های حافظه­ای هستند که با توجه به بیت های مسیریابی بلا استفاده می­مانند (Azizi Mazreah et al 2012, 10). به دلیل وجود  تعداد زیاد سلول­های استفاده نشده­ای که در حالت ایده آل می­باشند و با توجه به این نکته که سلول­ها در حالت ایده آل دارای جریان نشتی می­باشند که ناشی از بایاس ترانزیستورها می­باشد بخش زیادی از توان مصرفی تراشه در این بخش و به صورت ناخواسته مصرف می گردد که مطلوب ما نیست. هدف این پایان نامه ارائه معماری جدیدی برای سلول­های حافظه برای کاهش جریان نشتی با توجه به ساختارهای ارائه شده برای سلول­های حافظه که هریک هدفی راجهت بهبود عملکرد حافظه و در نتیجه بهبود عملکرد کلی تراشه گیت قابل برنامه ریزی میدانی را دنبال می­کنند می­باشد.

 

1-3- اهمیت و ضرورت تحقیق

با توجه به استفاده رور افزون از ادوات بی­سیم و قابل حمل و با توجه به این نکته که گیت قابل برنامه­ریزی میدانی یک ابزار بسیار مناسب جهت پیاده سازی و ساخت سیستم­های دیجیتال و طراحی سیستم­های الکترونیکی می باشند (Azizi Mazreah et al 2012, 10). کاهش مصرف توان در این تراشه با توجه به عملکرد مبتنی بر باتری­های قابل شارژ و دشارژ اداوت بی سیم و قابل حمل به عنوان یک چالش اساسی و یک نیاز فوری حس می شود. که این امر با توجه به ساختار شرح داده شده برای ساختمان و معماری گیت قابل برنامه ریزی میدانی با کاهش توان مصرفی در سلول های حافظه گیت قابل برنامه ریزی میدانی میسر می­گردد. کم شدن توان مصرفی در سلول­های گیت قابل برنامه­ریزی میدانی نیز وابسته به جریان نشتی که در سلول های ایجاد می گردد. حال با توجه به مسائل ذکر شده کاهش جربان نشتی درگیت قابل برنامه­ریزی میدانی یک نیاز فوری برای افزایش طول عمر باتری و مدت زمان استفاده ابزار می­باشد.

دانلود متن كامل در

download-thesis.com

دانلود متن كامل در

download-thesis.com

دانلود متن كامل در

download-thesis.com

دانلود متن كامل در

download-thesis.com

 

1-4- اهداف تحقیق

هدف از این پایان نامه ارائه یک معماری جدید برای ساختار بخشی از پرکاربردترین ابزاری که امروزه بخش زیادی از نیازمندی های ما را تشکیل می­دهند به نام گیت قابل برنامه­ریزی میدانی، که توجه و تمرکز ما در این طرح با توجه به استفاده روز افزون از تجهیزات قابل حمل نظیر لپ تاپ­ها، موبایل­ها و سایر قطعاتی که از باتری­های قابل شارژ استفاده می­کنند بر روی کاهش مصرف توان در این ابزارها و افزایش طول عمر باتری می­باشد که این مهم از طریق کاهش جریان در معماری داخلی ساختمان گیت قابل   برنامه­ریزی میدانی می باشد. این نیز با توجه ساختمان این ابزار و توجه به این نکته که جریان نشتی در سلول­های حافظه بیشترین سهم را دارد تمرکز ما را بر روی ارائه ساختمانی جدید برای سلول حافظه جهت کاهش نشتی معطوف می­کند.

 

دانلود متن كامل در

download-thesis.com

 

فصل دوم:

مروری بر ادبیات و پیشینه تحقیق

 

دانلود متن كامل در

download-thesis.com

دانلود متن كامل در

download-thesis.com

دانلود متن كامل در

download-thesis.com

دانلود متن كامل در

download-thesis.com

دانلود متن كامل در

download-thesis.com

منابع و ماخذ

فهرست منابع فارسی

  • دکتر آسمانی. جزوه خودآموز نرم افزار HSPICE.
  • عزیزی مزرعه، آرش. 1390. پیاده سازی سیستم های چندعامله تحمل پذیر خطا بر روی سخت افزارهای قابل پیکربندی. طرح دانشگاه آزاد اسلامی واحد سیرجان.
  • عزیزی مزرعه، آرش.، محمدتقی منظوری. و محمد نوراللهی رومنی. 1387. یک سلول پنج ترانزیستوری جدید SRAM برای کاربرد با سرعت زیاد و تراکم بالا. نشریه علمی پژوهشی انجمن کامپیوتر ایران. شماره 1.

 

فهرست منابع انگلیسی

  1. Anderson, J. H., and F. N. Najm, “Active leakage power optimization for FPGAs”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems Vol. 25 No. 3, 2006.
  2. Asadi, Gh. and M.B. Tahoori, Soft error rate estimation and mitigation for SRAM based FPGAs, in: Proceeding of the 13th International Symposium on Field-programmable Gate Arrays, 2005.
  3. Azizi Mazreah, A., M.T. Manzuri Shalmani, Low-leakage soft error tolerant dual-port SRAM cells for cache memory applications, Elsevier Microelectronics Journal 10 (2012) 1016 /j.mejo.2012.07.005.
  4. Azizi, N., F.N. Najm, A. Moshovos, Low-leakage asymmetric-cell SRAM, IEEE Transactions on Very Large Scale Integration Systems 11 (4) (2003).
  5. Ebrahimi, H., M. Saheb Zamani, H.R. Zarandi, Mitigating soft errors in SRAMbased FPGAs by decoding configuration bits in switch boxes, Elsevier Microelectronics Journal 42 (2011).
  6. Gill, B.S., G. Papachristou, and F.G. Wolff, A new asymmetric SRAM cell to reduce soft errors and leakage power in FPGA, in: Design Automation & Test in Europe Conference & Exhibition, 2007.
  7. Kotabe, A., K. Osada, N. Kitai, M. Fujioka, S. Kamohara, M. Moniwa, S. Morita, and Y. Saitoh, “A Low-Power Four-Transistor SRAM Cell With a Stacked Vertical Poly-Silicon PMOS and a Dual-Word-Voltage Scheme,” IEEE J. Solid-State Circuits, Vol. 40, No. 4, 2005.
  8. Lamoureux, J. and W. Luk, An overview of low-power techniques for field-programmable gate arrays, NASA/ESA Conference on Adaptive Hardware and Systems, 2008.
  9. Lin, Sh., Y.B. Kim, F. Lombardi, A 11-transistor nanoscale CMOS memory cell for hardening to soft errors, IEEE Transactions on Very Large Scale Integration (VLSI) Systems 19 (5) (2011).
  10. Lodi, A., Luca Ciccarelli, R Guerrieri, Low leakage techniques for FPGAs, IEEE Journal of Solid-State Circuits 41 (7) (2006).
  11. Martin, K., Digital Integrated Circuit Design, Oxford University Press, 2000.
  12. Naji, Hamid Reza, B. E. Wells, L. Etzkorn,” Creating an adaptive embedded system by applying multi-agent techniques to reconfigurable hardware”, Elsevier Journal of Future Generation Computer Systems, 2004.
  13. Osada, K., Y. Saitoh, E. Ibe, and K. Ishibashi, “7-fA/cell tunnel-leakage-suppressed 16-Mb SRAM for handling cosmic-ray-induced multierrors,” IEEE J. Solid-State Circuits, Vol. 38, No. 11, 2003.
  14. Rabaey, J. M., A. Chandrakasan, and B. Nikolic, Digital Integrated Circuits: A Design Perspective, 2nd ed., Prentice Hall, 2002.
  15. Seevinck, E., F.J List, and J. Lohstroh, “Static-noise margin analysis of MOS SRAM cells,” IEEE Journal of Solid-State Circuits, Vol. 22, No. 2, 1987.
  16. Srinivasan, S., A. Gayasen, N. Vijaykrishnan, M. Kandemir, Y. Xie, and M.J. Irwin, Improving soft-error tolerance of FPGA configuration bits, in: International Conference on Computer Aided Design, 2004.
  17. Takeda, K., Y. Hagihara, Y. Aimoto, M. Nomura, Y. Nakazawa, T. Ishii, and H. Kobatake, “A read-static-noise-margin-free SRAM cell for low-VDD and high-speed applications,” IEEE Journal of Solid-State Circuits, Vol. 41, No. 1, 2006.
  18. Zhang, K., U. Bhattacharya, Z. Chen, F. Hamzaoglu, D. Murray, N. Vallepalli, Y. Wang, B. Zheng, and M. Bohr, “SRAM Design on 65-nm CMOS Technology With Dynamic Sleep Transistor for Leakage Reduction,” IEEE J. Solid-State Circuits, Vol. 40, No. 4, 2005.

Leakage current reduction in Field programmable Gate Arrays

 

Abstract

In this research according to increasing usage of electronic circuits, demand for improvement the performance of this circuits contains low power consumption, high speed and lower space occupancy is important subject. This happens in one of the most useful chips for designing and implementing electronic circuit calls FPGA (field programmable gate arrays).according to this subject that the most power consumption happens in SRAM (static random access memory) cells that is one of the most containing part of FPGA which exist in routing switches and look up tables (LUT) which both of this sit in configurable logic blocks (CLBs). This SRAMs have the most leakage current in themselves that this leakage current uses and consumed the most of total chip power in static status so if this leakage current reduce then we can have lower total static power consumption in whole chip and so we can make this chip to have better performance.

 

Keywords: Field programmable gate arrays, configurable logic block, routing switch, lookup table, SRAM (static random access) cell, leakage current

 

 

دیدگاهها

هیچ دیدگاهی برای این محصول نوشته نشده است.

اولین نفری باشید که دیدگاهی را ارسال می کنید برای “کاهش جریان نشتی در گیت قابل برنامه ریزی میدانی”

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *

− 1 = 1